jk触发器是一种常用的数字电路元件，用于存储和控制信息的传输。它通过接收输入信号来改变其输出状态，并根据特定的时序条件进行触发。

首先，让我们来看一下jk触发器的工作原理。jk触发器由两个互补相连的非门组成，其中一个非门用于将输入信号和反馈信号传输到另一个非门，从而实现数据的存储。jk触发器具有两个输入端，分别是j和k，以及两个输出端，分别是q和q'。输入信号j和k可以接收高电平或低电平的逻辑信号。

那么，jk触发器是在上升沿还是下降沿进行触发呢？答案是：既可以在上升沿触发，也可以在下降沿触发。这要根据触发器的具体设计和应用来确定。

在上升沿触发时，当时钟信号（通常用CLK表示）从低电平变为高电平时，触发器会根据j和k的输入值来改变输出q和q'的状态。具体而言，当j=1，k=0时，触发器的输出q会保持不变；当j=1，k=1时，输出q会翻转；当j=0，k=1时，输出q将变为低电平；当j=0，k=0时，触发器的输出q将保持不变。

而在下降沿触发时，当时钟信号从高电平变为低电平时，触发器会根据j和k的输入值来改变输出q和q'的状态。与上升沿触发类似，当j=1，k=0时，输出q保持不变；当j=1，k=1时，输出q翻转；当j=0，k=1时，输出q变为高电平；当j=0，k=0时，触发器的输出q保持不变。

需要注意的是，很多现代数字电路和计算机系统都采用了jk触发器的改进版，如边沿触发的jk触发器或者带异步清零和置位功能的jk触发器。这些改进使得触发器的灵活性和可靠性更高，能够满足不同场景下的需求。

总结起来，jk触发器既可以在上升沿触发，也可以在下降沿触发。触发器的具体触发方式和功能取决于其设计和应用。对于数字电路设计和逻辑控制来说，理解jk触发器的触发方式和工作原理非常重要，能够帮助我们正确地设计和使用这一元件，实现各种复杂的数字逻辑功能。