一、晶振不起振现象概述

1.1 什么是晶振不起振？

晶振不起振是指在通电后，晶体无法正常启动并持续振荡，导致下游逻辑无法获得稳定的时钟信号。常见现象包括：

• 时钟信号输出为固定电平（高电平或低电平）

• 输出波形畸变、幅值低

• 系统卡死或复位循环

1.2 起振条件简析

一个晶振电路正常起振，需满足“起振条件”，即：

环路增益 ≥ 1，且总相位为360°（或0°）

在实际中，这依赖于晶体本身的等效电路参数、电容配置、反馈放大器增益等多个因素。

二、晶振等效电路与关键参数理解

2.1 晶体的等效电路

石英晶体可等效为如下电路模型：

less复制编辑              +---[L1]---+              |         |       -----[R1]-----[C1]-----               |         |              +---||----+                   C0

• L1、C1、R1：形成串联谐振回路

• C0：静态电容（封装引线电容）

• R1：等效串联电阻（ESR）

• Rp：等效并联电阻（由谐振器内部损耗决定）

2.2 Rp 和 CL 的定义

• 并联电阻（Rp）：决定晶体的振荡维持能力，Rp越小，起振越容易。

• 负载电容（CL）：决定晶体工作频率，影响振荡条件。

三、并联电阻对起振的影响

3.1 Rp 太大导致起振困难

Rp过大（例如>100kΩ）时，晶体内部损耗较高，振荡环路难以提供足够能量维持起振。

解决策略：

• 优选Rp较小的晶体（<60kΩ）

• 选择带有更高增益的振荡芯片（如74HC系列）

• 降低负载电容，提高启动电流

3.2 如何判断Rp问题？

使用频率计或示波器检测振荡端口，如无波形或波形幅度小，可怀疑为Rp太大。此外，一些晶振厂家在规格书中会列出最大Rp值，选型时应注意控制在设计芯片支持的范围内。

四、负载电容对起振的影响

4.1 CL 的计算公式

晶体工作频率与负载电容有关，过大或过小都可能导致起振不稳定。标准计算公式如下：

CL = (C1 × C2) / (C1 + C2) + Cstray

其中：

• C1、C2：分别为晶振两端接地电容

• Cstray：PCB布线、电容引脚等造成的杂散电容（通常约为2~5pF）

4.2 CL 不匹配的后果

• CL过大：振荡频率降低、起振慢甚至不起振

• CL过小：频率偏高、频率稳定性差、系统易误触发

4.3 实战建议

• 根据晶体规格书推荐的CL值，反推C1/C2配置

• 使用高精度NPO/COG陶瓷电容

• 尽量缩短PCB走线，减少杂散电容影响

• 若条件允许，选用带自动调整功能的芯片（如某些MCU内部晶振模块）

五、常见起振故障与案例分析

案例一：32.768kHz 晶振不起振

问题现象：电路板RTC模块无时钟输出。

分析过程：

• MCU内部振荡器为低功耗模式，驱动能力弱

• 外部CL配置为22pF，过大

• PCB走线距离远，杂散电容大

解决方案：

• 降低外部CL至7pF

• 优化PCB布局，靠近MCU

• 更换低ESR晶体（ESR < 70kΩ）

案例二：8MHz 晶振启动失败

问题现象：MCU不工作，示波器无波形

分析过程：

• 晶体Rp测得为120kΩ，远超MCU容忍上限

• 使用小品牌晶体，品质不稳定

解决方案：

• 更换大品牌晶体（如TXC、NDK）Rp约为30~50kΩ

• 增大反馈电阻值（提升增益）

六、晶振电路优化建议

七、总结

晶振不起振虽属常见问题，但其背后的成因往往复杂，涉及晶体参数、电路布局与驱动能力等多个维度。本文聚焦**并联电阻（Rp）与负载电容（CL）**两个核心要素，结合理论分析与实际案例，提出了一系列针对性优化措施。通过科学选型与合理布局，工程师完全可以有效规避晶振不起振带来的系统风险。